Hitachi Central Research Institute (Director : Nishino Toshikazu)는 최근 "자율 분산 범용 제어 기술"이라는 새로운 회로 기술을 개발하는 데 성공했으며, 이는 다중 프로세서의 전력 소비를 크게 줄여 차 차 차기 고성능 장치가 될 것으로 예상됩니다. 이 회로를 프로토 타입 칩에 적용한 평가 결과는 멀티 프로세서의 전력 소비가 1/3, 설계 기간 1/10 및 성능 테스트 시간 1/10임을 나타 냈습니다. 이 기술은 다중 프로세서 설계 및 테스트에 긴장을 풀지 않고 처리 속도/전력 비율을 최대화합니다.

PCS의 뇌 인 System LSI는 마이크로 프로세서 시스템이며 소형화 및 높은 통합으로 복잡한 기능을 하나의 칩으로 통합하여 성능 향상을 달성합니다. 또한 차세대에는 "Chip Multiprocessor 기술"이 고려되고 있으며, 이는 하나의 칩에 여러 마이크로 프로세서를 통합하고 성능을 크게 향상시킵니다. 칩 통합이 증가함에 따라 전력 소비의 증가가 주요 문제가됩니다. 프로세서에서 저전력 소비를 달성하는 방법으로, "범용 제어 기술"은 작동 조건 (클럭 주파수, 전원 공급 전압, 보드 바이어스)을 최적화하고 전력 소비의 폐기물을 제거하기 위해 제안되었습니다. 그러나이 기술을 멀티 프로세서에 적용하면 회로의 특별한 제어, 설계의 복잡성 및 증가 된 테스트 시간을 포함하여 많은 단점이 있습니다.

따라서 우리는 위에서 언급 한 문제를 해결하는 "자율 분산 범용 제어 기술"이라는 멀티 프로세서를위한 새로운 회로 기술을 개발했습니다. 개발 된 기술의 특징은 다음과 같습니다.

(1)	개별 멀티 프로세서 프로세서의 성능을 자동으로 측정하는 "온칩 자체 테스트 회로"도입. 이 회로는 테스트 시간을 크게 줄일 수 있습니다.
(2)	각 프로세서는 온칩 자체 테스트 회로로 측정 된 성능 데이터를 저장하는 "자체 학습 조회 테이블"으로 배포되었습니다. 이는 각 프로세서에 필요한 성능을 측정하고 처리 할 데이터 양을 측정하고 표에 저장된 데이터를 기반으로 학습하면서 전력 소비를 최소화하는 작동 조건 (전원 소비량 및 보드 바이어스의 조합)을 결정하는 방법입니다.
(3)	(1) (2) 회로 기술을 사용하면 처리 속도/전력 관리가 자율적으로 수행되고 각 프로세서에 대해 분산 될 수 있으므로 전체 칩을 설계하는 데 필요한 시간이 줄어 듭니다.

이 방법은 게이트 길이가 0.10mm 인 MOS 트랜지스터를 사용하는 32 비트 ALU (2문의2지금까지 글로벌 내비게이션2페이지 제목2여기에서 바디 텍스트3여기에서 글로벌 내비게이션NIT의 약어. 이것을 산술 로직 작동 회로에 적용한 결과), 우리는 전력 소비가 약 1/10으로 줄일 수 있음을 확인했습니다. 4- 프로세서 구성이있는 다중 프로세서의 추정치는 평균 전력을 1/3으로 줄입니다. 또한, 설계 맨-시간 및 칩 테스트 시간에 대한 추정 결과는 이전 모델의 약 1/10입니다. 다중 프로세서가 많을수록이 기술이 더 효과적으로 될 것입니다. 이 컨텐츠는 2 월 9 일부터 미국 샌프란시스코에서 개최 될 International Solid-State Circuits Conference (ISSCC)에서 발표 될 예정입니다.