Hitachi Central Research Institute (Director : Nishino Hisaichi)는 최근 휴대 전화 및 모바일 정보 터미널의 메모리로 사용될 SRAM (1지금까지 글로벌 내비게이션1페이지 제목1여기에서 바디 텍스트2여기에서 글로벌 내비게이션2홈페이지2제품 및 서비스2주주/투자자Emory), 세계에서 가장 작은 대기 전류 (메모리 셀당 16.7 개의 펨토프, 10,000 조 펨토 1 개) 및 우주 광선 중성자로 인한 소프트 오류^*1)우리는 200 번째로 속도를 줄이는 회로 기술을 성공적으로 개발했습니다. 개발 기술은 대기 SRAM 동안 전력 소비를 크게 줄이고 우주 광선 중성자로 인한 소프트 오류를 ​​해결하는 회로 기술로 요소의 소형화로 인해 문제가되었습니다.

2지금까지 글로벌 내비게이션^*2)문제가되었습니다. 그러나 이것은 우주 광선 중성자로 인한 소프트 오류 문제와는 다른 메커니즘이므로 전통적인 오류 수정 기술을 해결할 수 없었습니다. 장치 설계 규칙이 이미 시작된 130 나노 미터 이상에 도달하면 이러한 과제는 더욱 심각해 질 것으로 예상되며, 이러한 문제를 피하기 위해 새로운 기술을 개발하는 것이 시급했습니다.

이러한 배경에 비해, 우리 회사는 SRAM 요소의 소형화와 관련된 문제를 해결하는 두 가지 새로운 회로 기술을 개발했습니다. 기술 세부 사항은 다음과 같습니다.

(1)	"게이트 누출 전류를 줄이기위한"전자 필드 이완 회로 기술 ": 게이트 누출 전류는 전기장이 강한 지역에서 발생합니다. 따라서 우리는 신호 라인 (워드 라인, 비트 라인) 및 전원 공급 라인 (전력선, 접지 라인)을 포함하여 다양한 전원 공급 장치 전압을 메모리 셀 (가장 작은 메모리 단위)에 적용 할 수있는 회로 기술을 개발했으며 최적의 전압을 적용하여 전기장을 줄이는 회로 기술을 개발했습니다. 이 기술은 터널 누출 전류를 줄이기위한 세계 최초의 회로 기술입니다.
(2)	"대체 오류 보정 회로 기술"은 높은 정확도로 우주 광선 중성자 소프트 오류를 ​​수정하는 대체 오류 수정 회로 기술: Hitachi Industrial Technology Research Institute (Director : Miyauchi Katsumi)는 반도체에 대한 우주 광선 중성자의 영향을 분석했으며, 동시에 파괴되는 메모리 셀의 위치에 특정 패턴이 있음을 밝혀 냈습니다. 따라서, 우리는이 패턴을 사용하여 동시에 쉽게 파괴되는 메모리 셀에 다른 주소를 할당하여 손상된 메모리 셀의 오류를 정확하게 수정하기 위해이 패턴을 사용하는 회로 기술을 개발했습니다.

이러한 회로 기술을 사용하여 130 나노 미터 CMOS 프로세스를 사용하여 16 메가 비트 SRAM을 프로토 타입으로 90% 줄이고 우주 광선 중성자로 인한 소프트 오류율을 1-200으로 줄일 수있었습니다. 이시기에 얻은 셀당 16.7 펨토프의 대기 전류는 세계에서 가장 작은 값입니다. 이 기술은 단일 SRAM 메모리뿐만 아니라 시스템 LSI에 설치된 메모리 (온칩 메모리)에도 적용되며 130 나노 미터 이상의 프로세스 세대를위한 필수 회로 기술입니다. 이 컨텐츠는 2 월 9 일부터 미국 샌프란시스코에서 개최 될 International Solid-State Circuits Conference (ISSCC)에서 발표 될 예정입니다.

■ 참고
(1)	Cosmic Ray Neutron Soft Error : 우주 광선 중성자가 실리콘으로 입사 할 때 전하가 생성되는 현상이 발생 하고이 전하가 저장 ​​노드에서 수집되어 데이터가 반전됩니다.
(2)	α-ray 소프트 오류 : 방사성 불순물에 의해 생성 된 헬륨 핵 (HE)의 흐름 인 α-ray가 실리콘으로 들어가면 전하가 생성 되며이 전하가 저장 ​​노드에서 수집되어 데이터가 반전됩니다. 기존의 반도체 메모리에서, 대부분의 소프트 오류는 알파 광선에 의해 야기되었습니다.